PCB設計問答集（十）

 　91、PCB 中各層的含義是什么?

　　Mechanical 機械層：定義整個 PCB 板的外觀，即整個 PCB 板的外形結構。Keepoutlayer 禁止布線層：定義在布電氣特性的銅一側的邊界。也就是說先定義了禁止布線層后，在以后的布過程中，所布的具有電氣特性的線不可以超出禁止布線層的邊界。Topoverlay 頂層絲印層 & Bottomoverlay 底層絲印層：定義頂層和底的絲印字符，就是一般在 PCB 板上看到的元件編號和一些字符。 Toppaste 頂層焊盤層 &Bottompaste 底層焊盤層：指我們可以看到的露在外面的銅鉑。Topsolder 頂層阻焊層 & Bottomsolder 底層阻焊層：與 toppaste 和 bottompaste 兩層相反，是要蓋綠油的層。Drillguide 過孔引導層： Drilldrawing 過孔鉆孔層： Multiplayer 多層：指 PCB 板的所有層。

　　92、在高速 PCB 中，VIA 可以減少很大的回流路徑，但有的又說情愿彎一下也不要打 VIA，應該如何取舍?

　　分析 RF 電路的回流路徑，與高速數字電路中信號回流還不太一樣。首先，二者有共同點，都是分布參數電路，都是應用 maxwell 方程計算電路的特性。 然而，射頻電路是模擬電路，有電路中電壓 V=V(t)，電流 I="I"(t)兩個變量都需要進行控制，而數字電路只關注信號電壓的變化 V=V(t)。因此，在 RF 布線中，除了考慮信號回流外，還需要考慮布線對電流的影響。即打彎布線和過孔對信號電流有沒有影響。 此外，大多數 RF 板都是單面或雙面 PCB，并沒有完整的平面層，回流路徑分布在信號周圍各個地和電源上，仿真時需要使用 3D 場提取工具分析，這時候打彎布線和過孔的回流需要具體分析;高速數字電路分析一般只處理有完整平面層的多層 PCB，使用 2D 場提取分析，只考慮在相鄰平面的信號回流，過孔只作為一個集總參數的 R-L-C 處理。

　　93、在設計 PCB 板時，有如下兩個疊層方案： 疊層 1 》信號 》地 》信號 》電源+1.5V 》信號 》電源+2.5V 》信號 》電源+1.25V 》電源+1.2V 》信號 》電源+3.3V 》信號 》電源+1.8V 》信號 》地 》信號 疊層 2 》信號 》地 》信號 》電源+1.5V 》信號 》地 》信號 》電源+1.25V +1.8V 》電源+2.5V +1.2V 》信號 》地 》信號 》電源+3.3V 》信號 》地 》信號 哪一種疊層順序比較優選?對于疊層 2，中間的兩個分割電源層是否會對相鄰的信號層產生影響?這兩個信號層已經有地平面給信號作為回流路徑。

　　應該說兩種層疊各有好處。一種保證了平面層的完整，二種增加了地層數目，有效降低了電源平面的阻抗，對抑制系統 EMI 有好處。 理論上講，電源平面和地平面對于交流信號是等效的。但實際上，地平面具有比電源平面更好的交流阻抗，信號優選地平面作為回流平面。但是由于層疊厚度因素的影響，例如信號和電源層間介質厚度小于與地之間的介質厚度，二種層疊中跨分割的信號同樣在電源分隔處存在信號回流不完整的問題。

　　94、當信號跨電源分割時，是否表示對該信號而言，該電源平面的交流阻抗大?此時，如果該信號層還有地平面與其相鄰，即使信號和電源層間介質厚度小于與地之間的介質厚度，信號是否也會選擇地平面作為回流路徑?

　　沒錯，這種說法是對的，根據阻抗計算公式，Z=squa(L/C), 在分隔處，C 變小，Z 增大。當然此處，信號還與地層相鄰，C 比較大，Z 較小，信號優先從完整的地平面上回流。但是，不可避免會在分隔處產生阻抗不連續。

　　95、在使用 protel 99se 軟件設計，處理器的是 89C51,晶振 12MHZ 系統中還有一個 40KHZ的超聲波信號和 800hz 的音頻信號，此時如何設計 PCB 才能提供高抗干擾能力?對于 89C51等單片機而言,多大的信號的時候能夠影響 89C51 的正常工作?除了拉大兩者之間的距離之外,還有沒有其他的技巧來提高系統抗干擾的能力?

　　PCB 設計提供高抗干擾能力，當然需要盡量降低干擾源信號的信號變化沿速率，具體多高頻率的信號，要看干擾信號是那種電平，PCB 布線多長。除了拉開間距外，通過匹配或拓撲解決干擾信號的反射，過沖等問題，也可以有效降低信號干擾。

　　96、請問焊盤對高速信號有什么影響?

　　一個很好的問題。焊盤對高速信號有的影響，它的影響類似器件的封裝對器件的影響上。詳細的分析，信號從 IC 內出來以后，經過綁定線，管腳，封裝外殼，焊盤，焊錫到達傳輸線，這個過程中的所有關節都會影響信號的質量。但是實際分析時，很 難 給 出 焊盤、焊錫加上管腳的具體參數。所 以一般就用 IBIS模型中的封裝的參數將他們都概括了，當然這樣的分析在較低的頻率上分析是可以接收的，對于更高頻率信號更高精度仿真，就不夠精確了。現在的一個趨勢是用 IBIS 的 V-I、V-T 曲線描述 buffer 特性，用SPICE 模型描述封裝參數。當然，在 IC 設計當中，也有信號完整性問題，在封裝選擇和管腳分配上也考慮了這些因素對信號質量的影響。

　　97、自動浮銅后，浮銅會根據板子上面器件的位置和走線布局來填充空白處，但這樣就會形成很多的小于等于 90 度的尖角和毛刺(比如一個多腳芯片各個管腳之間會有很多相對的尖角浮銅)，在高壓測試時候會放電，無法通過高壓測試，不知除了自動浮銅后通過人工一點一點修正去除這些尖角和毛刺外有沒有其他的好辦法。

　　自動浮銅中出現的尖角浮銅問題，的確是各很麻煩的問題，除了有你提到的放電問題外，在加工中也會由于酸滴積聚問題，造成加工的問題。從 2000 年起，mentor 在 WG 和 EN 當中，都支持動態銅箔邊緣修復功能，還支持動態覆銅，可以自動解決你所提到的問題。

　　98、請問在 PCB 布線中電源的分布和布線是否也需要象接地一樣注意。若不注意會帶來什么樣的問題?會增加干擾么?

　　電源若作為平面層處理，其方式應該類似于地層的處理，當然，為了降低電源的共模輻射，建議內縮 20 倍的電源層距地層的高度。如果布線，建議走樹狀結構，注意避免電源環路問題。電源閉環會引起較大的共模輻射。

　　99、地址線是否應該采用星形布線?若采用星形布線，則 Vtt 的終端電阻可不可以放在星形的連接點處或者放在星形的一個分支的末端?

　　地址線是否要采用星型布線，取決于終端之間的時延要求是否滿足系統的建立、保持時間，另外還要考慮到布線的難度。星型拓撲的原因是確保每個分支的時延和反射一致，所以星型連接中使用終端并聯匹配，一般會在所有終端都添加匹配，只在一個分支添加匹配，不可能滿足這樣的要求。

　　100、如果希望盡量減少板面積，而打算像內存條那樣正反貼，可以嗎?

　　正反貼的 PCB 設計，只要你的焊接加工沒問題，當然可以。

　　101、如果只是在主板上貼有四片 DDRmemory，要求時鐘能達到 150Mhz，在布線方面有什么具體要求?

　　150Mhz 的時鐘布線，要求盡量減小傳輸線長度，降低傳輸線對信號的影響。如果還不能滿足要求，仿真一下，看看匹配、拓撲、阻抗控制等策略是有效。

　　102、在 PCB 板上線寬及過孔的大小與所通過的電流大小的關系是怎樣的?

　　一般的 PCB 的銅箔厚度為 1 盎司，約 1.4mil 的話，大致 1mil 線寬允許的大電流為 1A。過孔比較復雜，除了與過孔焊盤大小有關外，還與加工過程中電鍍后孔壁沉銅厚度有關。